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使用问题
Q
配置Xilinx DDR4 IP中的注意事项
Q
Quad VU440LS使用VIO功能的工具版本要求
Q
PlayerPro Linux安装后，运行提示缺失GTK库怎么办？
Q
Ubuntu 18安装 PlayerPro注意事项
Q
PB C Program Win 32bit转X64 报告不兼容 的情况修复
Q
10M的SOF可下载，RBF无法下载或下载后设计功能不稳定？
Q
SFP/QSFP接口在使用时有什么注意事项？
Q
Win10 版本的Quartus运行报：ERROR: Can't load library: d:\intelfpga_pro\19.4\quartus\bin64\fitter_fdrgn.dll.
Q
用intel FPGA的LVDS IP，需要注意什么？
Q
用intel平台的axi总线，系统读写反馈无法接收
Q
Xilinx FPGA，使用JTAG调试ILA，运行速度慢，如何解决？
Q
s10的pin out 文件地址？
Q
在使用lvds时pll的ip文件需要优先于其它ip先编译否则报错
Q
使用S10M上的SW和LED引脚配置为1.8V时quartus编译报错
Q
Intel FPGA lVDS 时钟问题
Q
Intel FPGA管脚复用问题
Q
LS内置电源模块的额定功率是多少？
Q
VUQLS的虚拟UART使用注意事项
Q
Virtual IO 功能的使用相关
Q
跑带DDR4的PB 工程时候，有时候会出现数据比较Error的现象，但工程无问题，设备识别正常
Q
IBERT GTH/GTY IP中的时钟如何配置？
Q
S10下载PCIE的IP核到最后总会失败是怎么回事？
Q
Quartus 19.1为什么不能产生RBF文件
Q
测试P-GM-SFP+子卡时候，XFP插槽旁边的两个LED为何会亮红灯？
Q
P-PM-HDMI子卡测试中的问题
Q
VUP测试中发生机箱太小无法装入的情况如何处理？
Q
C-JTAG板的线和一般Xilinx的JTAG线能否通用
Q
VUP在调试时，发现只能跑到PCIE GEN1，是否代表着板子出问题了？
Q
Vivado运行VU19P的必要条件有哪些？
Q
vivaod 2020.1综合后通过write_edif命令导出的edf网表文件用文本编辑器打开是字符乱码，不可阅读，不可更改，如何解决？
Q
在基于PPro工具做tdm partitioning前，需要对用户设计做哪些检查和软硬件验证平台适配工作？
Q
P-PM-DDR4子卡在VU Logic System上使用有哪些限制和要求？
Q
使用Intel 10M 多die FPGA时，设计中使用DIB IP 后，在完成F1程序下载，开始下载F2程序时Quarts软件报错，可能的原因有哪些？
Q
使用时钟配置工具对具有可编程时钟芯片的子卡可配置时钟进行设置时，配置不成功或状态不稳定，可能的原因及解决办法是什么？
Q
Intel JTAG 下载失败可能有哪几种原因？
Q
对于Logic System板上提供的差分时钟信号，终端阻抗应当如何设置？
Q
Logic System前面板的3个供电接口应当如何使用？
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2千万 - 5千万
5千万 - 1亿
1亿 - 10亿
大于10亿
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赛灵思 KU115
赛灵思 VU19P
赛灵思 VU13P
赛灵思 VU9P
英特尔 S10-10M
英特尔 S10-2800
不太确定，需要专业建议
您需要什么样的FPGA配置？
单颗FPGA
双颗FPGA
四颗FPGA
八颗FPGA
不太确定，需要专业建议
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您需要多少数量的原型验证平台？
您是否需要以下原型验证配套工具? （可多选）
分割工具
多FPGA调试工具
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6-12个月
大于12个月
不太确定
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