芯天成组合逻辑等价性验证工具EsseFCEC可为各类技术节点提供稳定、准确且高速的工业级芯片等价性验证方案，有效应对芯片设计与验证过程中遇到的面积优化、功耗优化和验证速度瓶颈问题。该产品基于可满足性算法及电路优化算法，支持综合工具对电路进行低功耗优化、面积优化等各种先进优化策略，能够验证超大规模电路之间的等价性，为芯片设计与验证提供高精度的解决方案。EsseFCEC适用于ASIC/FPGA设计流程中的综合前后、PR（布局布线）前后以及ECO（工程变更命令）前后的等价性验证。
产品功能
支持System Verilog、VHDL等多种设计格式读取
支持组合逻辑等价性验证与时序等价性验证
支持FSM recoding、clock-gating、retiming等先进综合优化的验证
支持使用DesignWare IP电路的验证
支持逻辑锥图形显示等多种结果调试方法
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