使用多个 FPGA 来制作大型设计的原型需要解决一个经典问题：设备之间必须传递的信号数量大于 FPGA 上 I/O 引脚的数量。经典的解决方案是使用 TDM（时域复用）方案，通过一根导线或管脚将两个或多个信号进行多路复用。
软件仿真已经成为处理器开发中的一种强有力的方法，但是用一种先进的体系结构来仿真处理器却变得极其困难。随着规模的不断扩大，对这种处理器的模拟也越来越耗时，这符合摩尔定律。随着规模的不断扩大，许多高速 IOs 作为 SOC 芯片集成到处理器中，造成了另一个问题，即高速 IOs 在软件仿真中的验证非常有限。借助于基于 FPGA 的平台，处理器的验证和评估可以以较高的速度完成。基于 FPGA 的平台还为高速 IOs 的验证提供了一个多芯片协同工作的真实环境。本文介绍了一种基于多 FPGA 的龙芯 2G 处理器验证与评估平台。讨论了半定制划分的策略和设计流程。在此基础上给出了 DDR 和超传输物理的仿真方法。最后给出了基于仪器的调试和性能评估。
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