1. 如何快速进行原型设计？
原型验证是芯片开发的重要环节，可助力开发人员在芯片开发流片回来之前进行提前软件开发和系统验证。
如何快速进行原型设计并完成"bring-up"（即系统启动并正常运行）？关键在于几个核心要素：
－ 首先，原型验证需要满足不同设计的不同应用需求，也就需要支持不同通信协议，如MIPI、DDR4、PCIe等。因此，子卡作为原型系统与外部设备交互的核心组件，通过灵活的子卡配置，开发团队就能够根据项目需求，快速搭建符合真实使用环境的接口，加快系统验证的进程。
－ 其次，还需要降速桥以及相应的IP开发套件，能够有效地协调高速与低速设备之间的通信，确保原型系统与外部设备的数据传输稳定流畅，提高原型验证系统的可靠性。
－ 除了硬件，AXI协同仿真软件也至关重要。AXI是SoC设计中常见的总线，AXI协同仿真软件凭借其高效的数据传输和处理能力帮助开发人员做调试。
－ 此外，分割是大规模SoC设计中设计加载的核心挑战之一。为了支持大规模设计，系统需要提供丰富的I/O接口以及高速SerDes接口，搭配成熟的分割软件，以实现分割后的互连和外设连接。
以上种种需求，思尔芯凭借20多年的技术积累，都有着相应的成熟解决方案。
2. 芯神瞳Prodigy 原型验证
子卡：
子卡为原型系统与真实芯片环境提供灵活接口，需根据不同应用配置。而现有FPGA厂商提供的测试套件和内部板存在局限性，难以满足SoC/ASIC原型验证需求，且难以复用。自制FPGA板（BYO）也面临类似问题，在没有现成子卡或设计的情况下，使快速部署变得十分困难，自行开发的子卡是否成熟也需要验证。思尔芯的芯神瞳Prodigy原型验证提供多种灵活接口方案，涵盖多种模块，如Arm 处理器接口模块、嵌入式模块、多媒体模块等，满足主流应用领域需求，避免自行开发的复杂性和风险。
降速桥：
在大规模复杂SoC设计中，高速接口IP（如PCIe Gen3/Gen4）常因工艺限制需降速运行，需降速桥方案适配。降速桥有硬件和软核IP两种形式，思尔芯均提供解决方案。此外，先进的Memory控制器IP（如DDR5/LPDDR5，HBM2E/3）的验证也是一大挑战。由于这些控制器IP标准较新，主流FPGA供应商无法提供相应的PHY解决方案，导致这些IP在原型验证系统中无法正常运行，思尔芯便为此提供了相应的解决方案。
例如，有用户在设计中使用了LPDDR5 Memory控制器，但由于在原型验证阶段缺少基于FPGA的LPDDR5物理层IP，无法进行验证。思尔芯提供了基于DFI接口的适配方案，将LPDDR5控制器的读写操作通过DFI接口成功转接到FPGA厂商的DDR4 Memory控制器上，顺利完成验证。
调试时的AXI协同仿真：
构建一个符合标准的原型验证系统，还需要额外的硬件环境和互联技术方案支持。思尔芯的芯神瞳协同仿真软件 ProtoBridge 通过采用广泛使用的 AXI-4 总线协议，实现了设计到 FPGA 原型验证环境的连接。在PC上提供软件API，可以方便地把PC上的数据高效地连接到FPGA里的AXI总线，进行软硬协同调试。
设计分割：
原型验证还需要丰富的I/O接口和高速SerDes接口，以支持分割互连及外设子卡的连接，确保高效的数据传输与系统协同工作。分割过程复杂且需反复迭代，涉及设计映射到设备的多次判断和调整，必须从RTL或软件中的错误中筛选并纠正映射错误。
思尔芯的芯神瞳 Player Pro 软件正是这样一款工具，它配备了高效的自动化分割引擎，能够自动匹配I/O管脚，实现高性能的设计分割。该软件的使用也非常方便，用户可以通过简单的操作即可完成复杂的分割任务。此外它还支持可靠的时序分析功能以及系统级静态时序分析支持，为设计分割过程提供了强有力的支持，实现快速的bring-up。
3. 结尾
在快速推进原型验证的进程中，拥有一套高效、灵活且可靠的解决方案至关重要。思尔芯的芯神瞳Prodigy原型验证方案便集成了灵活的接口、降速桥、AXI协同仿真以及设计分割软件，助力开发人员更快、更准确地完成原型验证进程。
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