S10M在Quartus里进行FPGA P&R的时间太长，在不改动设计的前提下有没有办法改善呢？-IC设计验证/原型验证技术问题，使用中产生的问题-思尔芯

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S10M在Quartus里进行FPGA P&R的时间太长，在不改动设计的前提下有没有办法改善呢？

在Quartus工程里的QSF文件里添加以下约束，可以缩短FPGA P&R的时间：

set_global_assignment -name ASIC_PROTOTYPING ON

set_global_assignment -name ASIC_PROTOTYPING_FEATURES ON

set_global_assignment -name ASIC_EMULATION_FAST_FLOW ON

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