本次国微思尔芯白皮书《基于组网分割的超大规模设计 FPGA 原型验证解决方案》阐述了 S2C 对客户超大型设计的原型验证，从硬件系统的组建，FPGA 互连组网，外设接口的可扩展性，时钟及复位等 全局信号同步性处理，到基于 RTL 或 netlist 的设计分割算法，系统级静态时序分析，增量式设计分割版本迭代的等新挑战的解决思路。
如何快速完成硬件组网并正确将用户设计分割映射到每一片 FPGA？欢迎下载了解以下内容：
硬件组网资源
组网拓扑定义
基于 RTL 级的聚类分割方案
基于 netlist 级的 TDM 模块插入
半自动化工具库
如何保证分割后设计运行时的稳定性，并优化设计的运行速度？欢迎下载了解以下内容：
系统级静态时序分析 SSTA
STA的限制和不足
欢迎下载完整白皮书《基于组网分割的超大规模设计 FPGA 原型验证解决方案》了解更多。
-889.png)
